(포탈뉴스) 과학기술정보통신부는『내 칩(My Chip) 서비스』에 참여했던 학생들이 본인의 경험과 성과를 공유하는 ‘My Chip 교류회’를 6월 26일 제주도에서 개최되는 대한전자공학회 하계종합학술대회와 연계하여 시행했다고 밝혔다. 이는 지난 1월 ‘반도체 메가클러스터 조성’을 주제로 진행된 민생토론회에 참석한 학생이 제안한 교류회 신설 의견을 적극 수렴하여 추진한 것이다.

 

2023년 4월에 시작한 ‘제1회 내 칩(My Chip) 서비스’에는 12개 대학에서 총 46팀(125명)이 참여하여 본인의 칩을 설계했고, 한국전자통신연구원(ETRI)의 팹(Fab)에서 칩(Chip) 제작 및 패키지를 수행한 뒤 2024년 5월초에 학생들에게 완성된 칩을 전달했다. 이후 6월초까지 약 1달 간 학생들이 본인의 칩이 정상적으로 동작하는지를 검증하여 반도체 회로 설계와 칩 검증‧평가까지 이어지는 실무 이론 및 경험을 체득할 수 있었다.

 

특히 2023년 칩 제작을 담당한 한국전자통신연구원은 우수한 반도체 전문 연구인력과, 오랜 경험을 지닌 팹(Fab)을 기반으로 본 사업을 주관하여, 서울대학교‧대구경북과학기술원 등 참여 팹(Fab)과의 원활한 협업을 통해 다양한 학생 및 지도교수들의 수요에 적극 대응하여 본 사업이 반도체 설계검증에 특화된 교육 프로그램이 될 수 있도록 기여하고 있다.

 

이날 교류회에서는 2023년 ‘내 칩(My Chip) 서비스’에 참여하여 결과보고서를 제출한 학생들에게 대한전자공학회장 명의로 수료증을 전달했으며, 반도체 설계 및 검증과 관련하여 지도교수 및 외부전문가의 강연과 참여 학생의 경험을 공유하는 발표회도 진행됐다.

 

이번 내 칩(My Chip) 설계 및 검증의 사례로, 중앙대학교는 8-Bit Counter를 각각 설계하고 4:1 MUX*와 그룹별 출력 패드를 활용하여 하나의 칩으로 구현했다. 이에 대해 백광현 지도교수는 “학생들이 설계한 대부분의 칩이 정상적으로 동작함을 확인했고, 타이밍 정보도 설계값과 측정값이 대체로 일치하는 결과를 나타내었다.”고 했다.

 

제주대학교는 회로가 복잡한 6-Bit SAR-ADC*와 4-Bit Flash ADC**를 설계하여 동작 특성을 확인했으며 오동렬 지도교수는 “공공 팹에서 제작한 칩이 기대 이상으로 잘 동작하며, 향후 반도체 설계 전공 학생들의 교육에 큰 도움이 될 것”이라고 말했다.

 

한편, 경희대학교(지도교수 국일호)는 고가의 상용 설계 도구(Tool)가 아닌 공개(오픈-소스) 소프트웨어를 이용하여 디지털회로 설계를 위한 표준 셀(Standard Cell)*을 구현하고 이를 활용하여 4-Bit 곱셈기를 설계했으나, IO-Pad의 설계 오류로 디지털회로 칩의 특성을 확인하지 못하여 아쉬움이 남았다. 다만 설계오류를 찾아내고 재학습하는 과정이 참여학생들에게 많은 도움이 됐으며, 2024년에도 ‘내 칩(My Chip) 서비스’에 재도전하여 오픈-소스 소프트웨어를 이용한 디지털회로의 특성을 확인할 계획이다.

 

『내 칩(My Chip) 제작 서비스』가 본격적으로 시작된 올해(2024년)의 경우 대학교의 학사일정에 맞추어 봄/여름/가을/겨울학기에 학생들이 설계에 참여하는 일정으로 총 4차례의 접수를 받을 예정이며 한국전자통신연구원, 서울대학교, 대구경북과학기술원의 반도체 팹에서 참여 학생들의 칩을 제작하여 전달할 예정이다. 이미 접수가 완료된 2024년 1차, 2차 ‘내 칩(My Chip) 서비스’의 경우 각각 올해 8월(1차), 12월(2차)에 칩을 배포할 예정이며, 올해 3차 서비스는 6월 16일부터 8월 31일까지 접수 중이다.

 

올해 실시하는 내 칩(My Chip) 서비스를 신청하고자 희망하는 반도체 설계 분야 지도교수 및 학생은 국가나노인프라협의체에 문의 하면 된다.

[뉴스출처 : 과학기술정보통신부]